【摘要】

當多個 LED 數(shù)碼管用靜態(tài)方式顯示時， 需要相當多的引出端線，而器件的引腳由于實際加工水平和使用需求， 往往哪個僅有極為有限的引腳數(shù)。 利用循環(huán)顯示的方法， 可以通過人眼的視覺暫留， 達到使用極為有限的引腳使得多個數(shù)碼管同時顯示的效果。

【正文】

1. 實驗任務與原理

1. 1 任務指標

采用掃描方式 LED 數(shù)碼管的動態(tài)顯示， 控制好數(shù)碼管之間的延遲，根據(jù)視覺暫留原理對數(shù)據(jù)進行連續(xù)計數(shù)。

1. 2 功能需求

（1） 能夠通過動態(tài)掃描顯示數(shù)據(jù)。

1. 3 原理闡述

（1） LED 數(shù)碼管顯示原理

LED 七段數(shù)碼管原理圖如下， 當采用共陰極（采用共陽極時反向） 時， 共陰極接地， 另一管腳接高電平的發(fā)光二極管被點亮。


（2） 動態(tài)掃描原理

動態(tài)掃描要求在點亮多個各不同的數(shù)碼管的同時輸入數(shù)據(jù)，但是由于要顯示多個不同的數(shù)字， 需要在多個周期內才能完成，即將時間分隔為多個周期的循環(huán)。 當頻率達到一定程度時（如1khz）， 其延時可達到較好的效果， 利用視覺暫留可以達到動態(tài)顯示的目的。

2. 設計思路， 方法及方案

2. 1 系統(tǒng)功能需求分析

在時鐘脈沖 clk 的作用下， 計數(shù)器開始計數(shù)， 再通過譯碼器生成數(shù)據(jù)選擇器的片選信號， 來控制 LED 管顯示。 同時選出一路 BC碼數(shù)據(jù)， 通過顯示譯碼器控制數(shù)碼管 a-g 管腳和共陰極， 使得每次只有一個數(shù)碼管在工作。 這樣進入 clk 循環(huán)計數(shù)后， 可以在較高的頻率下輪流顯示。



4. FPGA 模塊程序設計

4. 1 提交模塊 VHDL 程序

由于程序較長， 見附錄。

5. 結束語

5. 1 故障分析處理

動態(tài)掃描現(xiàn)實的優(yōu)勢是明顯的， 不但減少了引腳， 增加了使用性和可操作性， 而且更加高效。 但是其難點是對頻率的設置在不同的環(huán)境和需求下需要仔細選擇調試。

5. 2 收獲及改進意見

（1） 對 VHDL 和 modesim 有了進一步的認識。
（2） 對波形的調試仿真有了一定的經驗。
（3） 了解了 VHDL 語言， 接觸了初級的的硬件描述性語言。

6. 附錄
---------------------------------------七段譯碼顯示驅動電路-------------------------------------------
-- Company:
-- Engineer:
--
-- Create Date: 13:35:05 07/04/2011
-- Design Name:
-- Module Name: yimaxianshi - Behavioral
-- Project Name:
-- Target Devices:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
entityyimaxianshi is
Port ( a : in STD_LOGIC_VECTOR (3 downto 0);
led7s : out STD_LOGIC_VECTOR (7 downto 0));
endyimaxianshi;
architecture Behavioral of yimaxianshi is
begin
process(a)
begin
case a is
when "0000"=>led7s<="01111110";
when "0001"=>led7s<="00110000";
when "0010"=>led7s<="01101101";
when "0011"=>led7s<="01111001";
when "0100"=>led7s<="00110011";
when "0101"=>led7s<="01011011";
when "0110"=>led7s<="01011111";
when "0111"=>led7s<="01110000";
when "1000"=>led7s<="01111111";
when "1001"=>led7s<="01111011";
when others=>led7s<="00000000";
end case;
end process;
end Behavioral;
---------------------------------------------count6-------------------------------------
-- Company:
-- Engineer:
--
-- Create Date: 13:49:48 07/04/2011
-- Design Name:
-- Module Name: count6 - Behavioral
-- Project Name:
-- Target Devices:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
entity count6 is
Port ( clk : in STD_LOGIC;
rst : in STD_LOGIC;
en : in STD_LOGIC;
q : out STD_LOGIC_VECTOR (2 downto 0);
co : out STD_LOGIC);
end count6;
architecture Behavioral of count6 is
signalcq:std_logic_vector(2 downto 0);
begin
process(clk,rst,en)
begin
if(rst='0')then
cq<="000";
elsif(clk'event and clk='1')then
if(en='1')then
if(cq="101")then
cq<="000";
elsecq<=cq+1;
end if;
end if;
end if;
q<=cq;
end process;
process(clk)
begin
if(clk'event and clk='1')then
if(cq="101")then
co<='1';
else co<='0';
end if;
end if;
end process;
end Behavioral;
----------------------------------------decode38------------------------------------------
-- Company:
-- Engineer:
--
-- Create Date: 13:58:13 07/04/2011
-- Design Name:
-- Module Name: decode38 - Behavioral
-- Project Name:
-- Target Devices:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
entity decode38 is
Port ( a : in STD_LOGIC_VECTOR (2 downto 0);
y : out STD_LOGIC_VECTOR (5 downto 0));
end decode38;
architecture Behavioral of decode38 is
begin
process(a)
begin
case a is
when"000"=>y<="000001";
when"001"=>y<="000010";
when"010"=>y<="000100";
when"011"=>y<="001000";
when"100"=>y<="010000";
when"101"=>y<="100000";
when others=>y<="000000";
end case;
end process;
end Behavioral;
--------------------------------------數(shù)據(jù)選擇器--------------------------------------------
-- Company:
-- Engineer:
--
-- Create Date: 13:49:48 07/04/2011
-- Design Name:
-- Module Name: count6 - Behavioral
-- Project Name:
-- Target Devices:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
entity count6 is
Port ( clk : in STD_LOGIC;
rst : in STD_LOGIC;
en : in STD_LOGIC;
q : out STD_LOGIC_VECTOR (2 downto 0);
co : out STD_LOGIC);
end count6;
architecture Behavioral of count6 is
signalcq:std_logic_vector(2 downto 0);
begin
process(clk,rst,en)
begin
if(rst='0')then
cq<="000";
elsif(clk'event and clk='1')then
if(en='1')then
if(cq="101")then
cq<="000";
elsecq<=cq+1;
end if;
end if;
end if;
q<=cq;
end process;
process(clk)
begin
if(clk'event and clk='1')then
if(cq="101")then
co<='1';
else co<='0';
end if;
end if;
end process;
end Behavioral;